利用VHDL設計乘法器
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- 資料識別：
- A03050204
- 資料類型：
- 期刊論文
- 著作者：
- 許地申(Hsu， Dih-shen)
- 主題與關鍵字：
- 非常高速積體電路硬體描述語言 電路描述 電路合成 電路模擬 VHDL Circuit description Circuit synthesis Circuit simulation
- 描述：
- 來源期刊:中華技術學院學報
- 卷期:29 民92.12
- 頁次:頁1-17
- 日期：
- 20031200
- 來源：
- 臺灣期刊論文索引系統
- 管理權：
- 國家圖書館
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